加入智能体，EDA能把芯片设计送进“无人值守”时代？

电子发烧友网报道（文/梁浩斌）近日在Siemens EDA Forum 2026上， 西门子宣布其 AI战略进入第三阶段，发布自验证（self-verifying）、长时间运行的智能体工作流。

西门子EDA业务营收在最新财季中获得超过30%的增速，目前看来西门子在其AI战略中已经取得了市场认可。而从技术路线上，西门子这次定义的“AI原生EDA”概念，则是AI智能体负责自主编排、探索与提速，同时其基于物理规律的确定性EDA引擎负责可信校验，两者缺一不可。

在AI智能体的加持下，EDA现在能做到怎样的程度？用西门子EDA IC产品事业部执行副总裁Ankur Gupta的话来说就是： 工程师睡觉的时候也可以自动debug。

Solido 特征化智能体：生产力提升十倍

单元库特征化是芯片设计中最耗时耗人的环节之一，标准单元、存储器与定制IP库要在不同工艺角、电压与温度（PVT）条件下逐一跑SPICE级物理 仿真，抽取时序与功耗参数、生成Liberty时序库文件。工程师要手工编写脚本配置仿真环境、反复调试、跨团队沟通，一个完整流程动辄数周。

西门子此次展示的Solido特征化智能体，是西门子与 英伟达联合开发的成果，智能体跑在西门子Fuse EDA AI Agent之上、调用NVIDIA AI栈（NeMo Gym 训练、Nemotron/Switchyard 推理路由、OpenShell 安全编排），由物理引擎Solido持续校验每一步决策。

Solido物理引擎，是西门子的独家优势，智能体的每一个决策，在进入下一步之前都要先被物理引擎校验。换言之，自验证不是让大模型自己检查自己，而是让每次生成的结果都回到SPICE级物理仿真面前接受检验，智能体自动诊断并修复，带着校验通过的结果进入下一步，保证了芯片设计的“确定性”。

通过这一套工作流，工程师只需输入一条提示词描述目标意图，智能体便自主完成“任务分析→配置脚本生成→仿真采样→参数优化→生成并校验Liberty时序库文件→结果汇总”的闭环，全程无需人工值守。

具体来看，在配置环节，从过去人工编写脚本需要数小时，缩减到单条提示词自动生成的分钟级别；调试从过去多天、跨团队反复沟通，转向智能体自主排查、自我修复；完整周期从过去三名全职工程师花费约四周时间，缩减至只需要一名工程师，几天时间就能完成交付。

因此，按照西门子给出的数据，相比此前采用完全手动的流程，Solido特征化智能体的Token开销降低约5倍、整体运行成本下降10倍。

Questa One ：验证提速

芯片验证最高可占整个研发周期的70%，要为芯片设计过程提速，验证阶段是最关键的切入方向。为了提高验证效率，西门子于2026年初推出Questa One Agen tic Toolkit，定位为芯片验证的智能编排平台。

该平台底层基于MCP（模型上下文协议）的工具 接口层，无框架绑定、可自由调度主流AI智能体；中间是上下文感知智能层，依托领域专家构建的统一提示词库与智能数据库；顶层是目标驱动型专业智能体，覆盖RTL代码生成、Lint、C DC跨 时钟域、验证规划与调试等细分任务。

在架构上，Questa One刻意保持框架无关，除西门子自家的Fuse外，还兼容GitHub Co pilot、Claude Code、Cu rsor等主流AI编码应用，LLM选择同样不绑定单一厂商。

Fuse底座： 支撑智能体的底层系统

按照现场披露的路线图，西门子EDA智能体沿“底层基座→端到端编排→可信任自验证智能体”三层路径迭代。西门子在2025年6月 DAC发布Fuse EDA AI系统，搭建面向 半导体与 PCB设计的生成式AI基座；2026年3月NVIDIA GTC发布Fuse EDA AI Agent，实现跨全设计周期的编排调度；2026年7月推出自验证、长时程运行的智能体，即本次发布的最新成果。

Fuse为旗下全套工具链赋能Agent能力，覆盖高层次综合Catapult、数字验证Questa One、硬件辅助验证Veloce、定制 IC设计Solido、布局布线Aprisa、物理验证Calibre、可测试性设计 Tessent、封装板级设计Xpedition HyperLynx等全产品线。

底层架构采用分层开放设计，顶层是Fuse EDA AI Agent调度层，自然语言指令经调度harness进入NVIDIA OpenShell沙箱；中间枢纽OpenShell负责跨智能体 通信，向下分发任务给三大垂直智能体集群PDK/单元库/IP验证智能体、SPICE仿真智能体、贯通RTL到GDS的全流程智能体；数据底座则是Fuse统一设计数据湖、MCP服务器与 EDA工具/物理 仿真器资源池。 整体技术栈自下而上分为五层，包括 加速计算层（CUDA-X GPU）、高级推理层（Nemotron大模型）、安全编排层（OpenShell企业级权限与审计）、优化智能体层（NeMo Gym训练迭代），以及最顶层的西门子自研物理引擎层。AI能力层层堆叠，最终裁决权始终握在提供确定性结果的物理引擎手中。

前面也提到，LLM方面，Fuse采取了开放的策略。而采取这种策略的逻辑，来源于西门子的判断：半导体设计数据被客户防火墙隔离，无法像互联网文本那样预训练，因此AI原生EDA必然走向小语言模型、领域专用模型、逐客户定制。

相应地，Fuse的开放性成为核心卖点，on-prem部署、客户数据与日志留在本地、绝不用于模型训练，支持自带模型（BYOM）并在客户环境内微调；除NVIDIA Nemotron外，可对接OpenAI、Google、Anthropic乃至客户的本地大模型。Gupta认为：“在快速变化的AI生态里，绑定单一模型会拖慢创新速度。”

AI边界与物理引擎护城河

在交流中，西门子EDA对AI能覆盖的设计流程，给出了清晰切分。首先在前端，是LLM的主战场，进展最快；RTL本质上是语言，过去6个月LLM对RTL的理解能力提升显著，今年7月西门子收购的Def acto与Precision Innovations正卡位于此。

在后端工作上，AI目前还不太可能覆盖，因为这是从代码到能生产的芯片版图，如果AI不懂背后的物理，画出来的版图将无法通过最后的质量检查。所以西门子也提到，7月收购的 AI公司 Precision Innovations，做的是PPA估算，它的角色是在设计早期帮工程师大致算算某套方案功耗多少、跑多快、占多大面积，用来比较两版设计哪个更优；真正把设计做成芯片的执行者，仍然是基于物理的确定性引擎。

在签核、制造与测试部分，这类确定性物理问题，必须在原子层面捕捉物理，随机概率方法无法替代。

因此稳健性，被放在了创新激进之前。西门子EDA中国区负责人在现场用一个对比说明EDA AI与消费级AI的根本不同：“你问‘上海哪里好玩’，它答错了没关系；但放进芯片里的设计必须正确工作。

这也是“可信结果”（Trusted Outcome）主张的由来。在覆盖率已达95%—98%的边际收益递减区间，智能体的价值不在于把覆盖率再推高一点，而在于用自主设计空间探索，以远超人工的效率找到隐藏bug。

一个HyperLynx PCB仿真的例子是，差分过孔的8个变量若全遍历需约2400万次仿真、耗时465年，AI驱动探索只需100次仿真、16小时，数学内核是已有40多年历史的梯度下降 算法，如今算力让它可以跑起来。

当被问到“物理引擎相比友商是否有护城河”时，西门子EDA的回答落在两个市场领导者产品上：物理验证的Calibre与制造测试的Tessent。

两者都靠传统 机器学习与强化学习优化运行效率，但内核必须保持确定性 高精度，这是客户对它们的核心期望；AI的引入只是让这两条护城河跑得更快。

这条边界同样延伸至行业数据孤岛，chiplet供应商至今不给GDS数据，是行业未解难题，只能依赖UCIe、OCP等联盟标准逐步推进。

在西门子EDA看来，开放性本身构成了与Synopsys、 Cadence竞争时的差异化，Fuse on-prem部署在客户自有网络内，大客户往往有自己的AI平台与规划，希望西门子的平台能对接其内部在建的体系，“据我们理解，其他人没有做这样的开放”。Fuse开放MCP架构、兼容第三方工具与主流AI编码应用，正是为这种对接准备的。

写在最后：

最后，EDA 的AI化，对于从业者来说，可能也存在一些担忧，这会不会让芯片工程师失业？西门子EDA也在这次交流中给出了他们的看法。

当前全球半导体行业1万亿美元营收目标，因为AI而提前约3年，但另一方面，工程师不能提前三年毕业。分析师预测2030年全球半导体工程师缺口约100万人、EDA领域缺口6000—7000人。AI让初级工程师更快达到中级水平，但自然语言下达指令之后，工程师的核心竞争力转向架构判断力，包括知道要什么、会诊断问题。

“人人都能做出能工作的IC，但有商业差异性的门槛反而更高了。”